Micron présente sa feuille de route pour la DRAM et la NAND, avec des mémoires 3D et des conceptions axées sur l’IA

Micron a présenté ses projets visant à faire progresser ses technologies DRAM et 3D NAND, tout en développant davantage de produits mémoire adaptés aux processeurs d’IA et aux charges de travail spécifiques de ses clients. La feuille de route comprend le collage de plaquettes, de nouveaux matériaux, la lithographie High-NA EUV et des conceptions mémoire intégrées verticalement.

Le procédé DRAM 1δ de nouvelle génération de l’entreprise est en phase de montée en rendement et devrait entrer en production de masse au second semestre 2027. Micron prévoit qu’il offrira une augmentation de la densité de bits de l’ordre de 20 % par rapport à son nœud 1γ actuel. Ce procédé devrait être utilisé pour des produits comprenant la DDR, la LPDDR, la mémoire graphique, la HBM5, la HBM verticale et la mémoire d’inférence Edge verticale.

Micron a abandonné ses projets de fabrication de DRAM avec des cellules mémoire 4F², indiquant ne pas voir de voie viable pour poursuivre la mise à l’échelle au-delà de sa position actuelle. La feuille de route planaire publiée par l’entreprise se poursuit plutôt avec des cellules 6F². Des générations ultérieures sont en développement, notamment la 1ε, qui devrait utiliser le collage de plaquettes, et la ζÅ, qui introduira la lithographie High-NA EUV. L’entreprise n’a pas annoncé de calendrier de production pour ces nœuds.

Micron développe également deux générations de DRAM 3D, baptisées 3D1 et 3D2. Contrairement à la mémoire planaire, dont la densité augmente principalement par la réduction de la taille des cellules, la DRAM 3D ajouterait des cellules mémoire à la verticale. Micron indique vouloir introduire cette technologie lorsque ses coûts de fabrication et ses performances pourront rivaliser avec ceux de la DRAM classique, mais n’a divulgué ni détails architecturaux ni dates prévisionnelles.

Pour la NAND, Micron prévoit de passer de sa technologie actuelle G9 à la G11, qui devrait faire passer le nombre de couches actives de 276 à plus de 400. La G11 utilisera le collage de plaquette à plaquette et Micron s’attend à ce qu’elle double la densité de bits par rapport à la G9, augmente la vitesse d’E/S de 50 % et réduise de plus de 25 % l’énergie consommée par bit transféré. Le début de la production de masse est prévu au second semestre 2027.

Au-delà de la G11, Micron étudie de nouveaux matériaux, des conceptions de cellules plus denses ainsi que des circuits et des voies de données plus efficaces. L’entreprise n’a pas encore précisé les matériaux envisagés ni communiqué de cibles de performance ou de densité pour les générations NAND ultérieures.

L’entreprise travaille également sur deux architectures NAND destinées aux applications d’IA. La NAND IA à haut IOPS est conçue pour les charges de travail à accès aléatoire, comme les recherches vectorielles et les analyses de graphes. Micron vise des configurations offrant environ 25 à 100 millions d’IOPS. L’entreprise prévoit que les produits fondés sur cette approche arriveront sur le marché au cours des deux prochaines années.

La NAND IA à large bande passante vise à privilégier le débit des données. Micron étudie une NAND empilée verticalement, reliée par des vias traversant le silicium et associée à une puce de base logique, afin de rapprocher le stockage des accélérateurs d’IA. L’entreprise indique que cette approche devrait être développée avec ses clients pour répondre aux exigences de coût et de performance.

Les projets de Micron en matière de mémoire personnalisée comprennent également la HBM4E standard et personnalisée, suivie de la HBM5E personnalisée, de la HBM verticale et de la mémoire d’inférence Edge verticale. La HBM4E personnalisée pourrait réduire la largeur des E/S mémoire ou ajouter de la logique à la puce de base, libérant ainsi de l’espace pour le calcul et permettant d’adapter les conceptions à chaque accélérateur d’IA.

Micron prévoit que la HBM verticale empilera directement la mémoire sur les processeurs ou les ASIC, plutôt que de la placer à côté de ceux-ci sur un interposeur. L’entreprise envisage le collage hybride, des dissipateurs thermiques intégrés et des conceptions tenant compte des contraintes thermiques pour relever les défis liés au conditionnement et à la chaleur. Elle s’attend à ce que la HBM classique et la HBM verticale coexistent dans certains systèmes, cette dernière répondant aux besoins de bande passante et la HBM standard fournissant la capacité.

Micron collabore également avec Meta pour optimiser la LPDDR6 en vue d’une utilisation dans les centres de données, en mettant l’accent sur la fiabilité, la facilité de maintenance et la disponibilité. L’entreprise prévoit que la LPDDR6 consommera environ 35 % d’énergie en moins que la LPDDR5. Elle développe la DDR6 avec de grands clients et indique que cette norme vise à offrir deux fois la bande passante de la DDR5.

Pour les circuits périphériques de sa DRAM, Micron développe des technologies CMOS successives, notamment la CMOS 3D. L’entreprise prévoit que ces avancées amélioreront les performances de la logique CMOS de plus d’un facteur dix entre 2020 et 2030, afin de répondre aux besoins en bande passante et en énergie des produits mémoire destinés à l’IA.

Sources: Tom's Hardware.