Micron hat Pläne vorgestellt, seine DRAM- und 3D-NAND-Technologien weiterzuentwickeln und zugleich weitere Speicherprodukte zu entwickeln, die auf kundenspezifische KI-Prozessoren und Workloads zugeschnitten sind. Die Roadmap umfasst Wafer-Bonding, neue Materialien, High-NA-EUV-Lithografie und vertikal integrierte Speicherkonzepte.
Microns DRAM-Prozess der nächsten Generation, 1δ, befindet sich in der Phase des Ertragsrampenhochlaufs und soll in der zweiten Hälfte des Jahres 2027 in die Massenproduktion gehen. Micron erwartet, dass er gegenüber dem aktuellen 1γ-Knoten eine Steigerung der Bitdichte um einen mittleren Wert im Bereich von 20 Prozent ermöglicht. Der Prozess ist für Produkte wie DDR, LPDDR, Grafikspeicher, HBM5, Vertical HBM und Vertical Edge Inference Memory vorgesehen.
Micron hat Pläne zur Herstellung von DRAM mit 4F²-Speicherzellen aufgegeben und erklärt, dass das Unternehmen über den aktuellen Stand hinaus keinen gangbaren Skalierungspfad sieht. Die veröffentlichte planare Roadmap setzt stattdessen die Entwicklung von 6F²-Zellen fort. Spätere Generationen befinden sich in der Entwicklung, darunter 1ε, bei dem voraussichtlich Wafer-Bonding zum Einsatz kommt, und ζÅ, das High-NA-EUV-Lithografie einführen wird. Das Unternehmen hat für diese Knoten keine Produktionszeitpläne bekannt gegeben.
Micron entwickelt außerdem zwei Generationen von 3D-DRAM mit den Namen 3D1 und 3D2. Anders als bei planarem Speicher, dessen Dichte hauptsächlich durch die Verkleinerung der Zellen steigt, würde 3D-DRAM Speicherzellen vertikal hinzufügen. Micron zufolge soll die Technologie eingeführt werden, sobald ihre Fertigungskosten und ihre Leistung mit herkömmlichem DRAM konkurrieren können; architektonische Details oder Zieltermine hat das Unternehmen jedoch nicht offengelegt.
Bei NAND plant Micron den Wechsel von der aktuellen G9-Technologie zu G11, wodurch die Zahl der aktiven Schichten voraussichtlich von 276 auf mehr als 400 steigen wird. G11 wird Wafer-on-Wafer-Bonding verwenden. Micron erwartet, dass sich damit die Bitdichte gegenüber G9 verdoppelt, die I/O-Geschwindigkeit um 50 Prozent steigt und der Energieverbrauch pro übertragenem Bit um mehr als 25 Prozent sinkt. Die Massenproduktion soll in der zweiten Hälfte des Jahres 2027 beginnen.
Über G11 hinaus untersucht Micron neue Materialien, dichtere Zelldesigns sowie effizientere Schaltungen und Datenpfade. Das Unternehmen hat die Materialien noch nicht benannt und für spätere NAND-Generationen weder Leistungs- noch Dichteziele angegeben.
Das Unternehmen arbeitet außerdem an zwei NAND-Architekturen für KI-Anwendungen. High-IOPS-AI-NAND ist für Workloads mit wahlfreiem Zugriff wie Vektorsuchen und Graphanalysen ausgelegt. Micron strebt Konfigurationen mit rund 25 Millionen bis 100 Millionen IOPS an. Das Unternehmen erwartet, dass Produkte auf Grundlage dieses Ansatzes in den nächsten Jahren auf den Markt kommen.
High-Bandwidth-AI-NAND soll den Datendurchsatz priorisieren. Micron untersucht vertikal gestapeltes NAND, das über Through-Silicon-Vias verbunden und mit einem Logik-Basis-Die kombiniert wird, wodurch der Speicher näher an KI-Beschleuniger rückt. Das Unternehmen erklärt, dass dieser Ansatz gemeinsam mit Kunden entwickelt werden müsste, um die Kosten- und Leistungsanforderungen zu erfüllen.
Microns Pläne für kundenspezifische Speicher umfassen außerdem standardmäßiges und kundenspezifisches HBM4E, gefolgt von kundenspezifischem HBM5E, Vertical HBM und Vertical Edge Inference Memory. Bei kundenspezifischem HBM4E könnten die Speicher-I/Os schmaler ausgelegt oder Logik im Basis-Die ergänzt werden. Dadurch würde Platz für Rechenleistung frei, und die Designs ließen sich auf einzelne KI-Beschleuniger abstimmen.
Micron erwartet, dass Vertical HBM den Speicher direkt auf CPUs oder ASICs stapeln wird, statt ihn wie bisher auf einem Interposer neben ihnen zu platzieren. Das Unternehmen prüft Hybrid-Bonding, integrierte Heatspreader und thermisch optimierte Designs, um Herausforderungen bei Packaging und Wärmeabfuhr zu bewältigen. Micron erwartet, dass herkömmliches HBM und Vertical HBM in einigen Systemen nebeneinander bestehen werden: Letzteres soll den Bandbreitenbedarf decken, während standardmäßiges HBM Kapazität bereitstellt.
Micron arbeitet zudem mit Meta zusammen, um LPDDR6 für den Einsatz in Rechenzentren zu optimieren, wobei Zuverlässigkeit, Wartungsfreundlichkeit und Verfügbarkeit im Fokus stehen. Das Unternehmen erwartet, dass LPDDR6 rund 35 Prozent weniger Strom als LPDDR5 verbrauchen wird. Micron entwickelt DDR6 gemeinsam mit großen Kunden und erklärt, dass der Standard die doppelte Bandbreite von DDR5 bieten soll.
Für die DRAM-Peripherieschaltungen entwickelt Micron aufeinanderfolgende CMOS-Logiktechnologien, darunter 3D-CMOS. Das Unternehmen erwartet, dass diese Fortschritte die Leistung der CMOS-Logik zwischen 2020 und 2030 um mehr als das Zehnfache steigern werden, um die Bandbreiten- und Leistungsanforderungen KI-orientierter Speicherprodukte zu unterstützen.
Quellen: Tom's Hardware.